베릴로그

module HelloWorld;
   initial begin
      $display("Hello, world!");
   end
endmodule

1. 개요

initial clk = 0;
always #5 clk = ~clk;

module counter (clk, load, Q);
   parameter WIDTH = 8;
   input    clk;
   input    load;
   output   [WIDTH-1:0]   Q;
   reg      [WIDTH-1:0]   cnt;

   always @(posedge clk) begin
      if (load)
         cnt <= {WIDTH{1’b1}};
      else
         cnt <= cnt - 1’b1;
   end

   assign Q = cnt;

endmodule

2. 역사

3. 예제

3.1. 조합 논리(Combinational Logic)

module encoder(input [3:0] x, output reg [1:0] y);

    // always 문으로 조합회로를 기술할 때는 sensitivity list에 * (모두)를 넣도록 한다.
    // 시뮬레이터는 sensitivity list에 기술된 신호들이 변화할 때만 always 내부 요소들의 값을 갱신한다.
    // 하지만 합성기는 sensitivity list가 * 인 것으로 간주하므로 시뮬레이션과 합성 결과물 간에 차이점을 발생시키기 때문이다.
   always @(*) begin
      if (x == 4'b0001)
         y = 2'b00;
      else if (x == 4'b0010)
         y = 2'b01;
      else if (x == 4'b0100)
         y = 2'b10;
      else // if (x == 4'b1000) // 이외의 모든 경우의 수에도 값이 할당되도록 한다.
         y = 2'b11;
      // 모든 경우의 수에 값이 할당되지 않으면 합성 결과물에 latch가 발생하므로 if나 case문을 사용할 때는 유의하자.
      // 코드에 없는 값이 입력되면 기존 상태를 유지하겠다는 의미이기 때문에 Latch가 생성된다.
      // latch를 포함한 회로는 조합회로가 아닐뿐더러, 일반적으로 지양되는 요소이다.
      // latch는 glitch에 취약하며 정적 타이밍 분석에도 불리하게 작용하기 때문이다.
   end
   
endmodule

module encoder(input [3:0] x, output [1:0] y); // output에 reg가 없음에 유의

   assign y[0] = (!x[3] && !x[2] && x[1] && !x[0]) || (x[3] && !x[2] && !x[1] && !x[0]);
   assign y[1] = (!x[3] && x[2] && !x[1] && !x[0]) || (x[3] && !x[2] && !x[1] && !x[0]);
   
endmodule

3.2. 순차 논리(Sequential Logic)

module flip_flop(input clk, input d, output reg q);

   always @(posedge clk) begin
      q <= d;
   end
   
endmodule

4. 문법

4.1. 상수

4.2. 연산자

4.3. 시스템 태스크(System tasks)

• $display
  문자열과 지정한 신호의 값을 화면에 출력한다. 자동으로 개행된다.
  $display("Hello World!");
$display("%b, %d", a, b);
• $write
  기능은 $display와 동일하나 개행 없이 출력한다.
• $monitor
  지정한 신호의 값이 바뀌면 화면에 출력한다.
• $stop
  시뮬레이션을 중단한다.
  $finish와 달리 control이 여전히 simulator에 있으며 simulator가 Interative Mode가 된다.
• $finish
  시뮬레이션을 종료한다.
  $stop과 달리 control이 OS로 돌아온다.
• $time
  현재의 시뮬레이션 시간
  $display($time);
• $random
  랜덤값을 반환한다.
  $display($random);

4.4. 반복문

   wire [3:0] w_sig_a;
   wire [3:0] w_sig_b;
   genvar i;
   generate
      for (i = 0; i < 4; i = i + 1) begin// 베릴로그에서는 i += 1과 같은 표현이 불가능하다.
         assign w_sig_b[i] = w_sig_a[i];
      end
   endgenerate

   wire [3:0] w_sig_a;
   wire [3:0] w_sig_b;

   assign w_sig_b[0] = w_sig_a[0];
   assign w_sig_b[1] = w_sig_a[1];
   assign w_sig_b[2] = w_sig_a[2];
   assign w_sig_b[3] = w_sig_a[3];

5. 관련문서

• systemC
• VHDL, ASIC